(1995) Architectures for arithmetic operations in Galois Fileds GF(2m). Masters thesis, King Fahd University of Petroleum and Minerals.

Preview

PDF 9692.pdf Download (2MB) | Preview

Arabic Abstract

حقل جالو يستعمل في كثير من التطبيقات ، مثل (ريدسالو من كود) ، وفي معالجة الموجات الرقمية والتشفير السري . هناك حاجة إلى وجود طرق فعالة للضرب والقسمة ، والتي يمكن من خلالها تنفيذها بسهولة على شرائح (VLSI) ، ماسي وأوامراً طورا طريقة جديدة للضرب الحسابي لحقل جالو اعتماداً على تمثيل (نورمل Normal) . تحسين ضاربة ماسي - أومرا المتوالية وضحت في هذه الرسالة لحساب عمليات الضرب على حقل جالو . في المقابل للضاربة الموجودة ، هذه الضاربة الجديدة تحتاج إلى أقل مساحة من الشرائح . مصفوفة سـستـوليك المتوالية عرضت لعمل العنصر المعكوس مع تمثيل (ستاندرد Standard) الأساسي . هذا البناء منتظم جداً وتكراري ومتصل لأقرب جار . بالغضافة إلى ذلك ، بناء سستوليك لمشفرة ريد سالومن تعتمد على تمثيل كوشي للمصفوفة المولدة المشفرة . هذه المشفرة تحتوي على (ر + 1) خلية ، حيث (ر) هو الزاذد من الشفرة . المشفرة منتظمة ولا تحتاج لأي تغذية استرجاعية . خلاياها تكون بأقل تعقيد وسهولة في إعادة تشكيل المجهول الزائد . وتغيير اختيار متعددة الحدود المولدة للشفرة . هذا البناء مناسب للتطبيقات السريعة جداً . أخيراً ، مصفوفة سستوليك لحل الشفرة عرضت في هذه الرسالة . بناء مصفوفة سستوليك اشتقت لخطوات متعددة متضمنة حساب (سيندروم) . حل معادلة المفتاح ، وتقييم الخطأ . التحسين على تنفيذ سستوليك الموجود نوقش في هذه الرسالة .

English Abstract

Galois fields are used in numerous applications like Reed-Solomon (RS) codes, digital signal processing (DSP) and cryptology. There is a need for efficient multiplication and division methods that can be easily realized on VLSI chips. Massey and Omura have recently developed a new multiplication algorithm for Galois fields based on the normal basis representation. A new bit-serial modified Massey-Omura multiplier is developed in this thesis to compute multiplications over GF(2m). In contrast to the existing multipliers, this new multiplier requires the minimum chip area. A serial-in serial-out systolic array is presented for performing element inversion with standard basis represented. The architecture is highly regular modular and nearest neighbour connected. Furthermore, a systolic architecture for an RS encoder based on Cauchy representation of generator matrix of the code is presented consisting of r + 1 cells where r is the redundancy of the code. This encoder is systematic does not require any feedback or other global signals. Its cells are of low complexity and it is easily reconfigurable for variable redundancy and changes in the choice of the generator polynomial of the code. The architecture is suitable for very high-speed applications. Finally, a systolic array of an RS decoder is presented. Systolic array architectures are derived for the various steps including syndrome calculation key equation solution and error evaluation. The improvements over existing systolic implementations are discussed.

Item Type:	Thesis (Masters)
Subjects:	Electrical
Department:	College of Engineering and Physics > Electrical Engineering
Committee Advisor:	Beckhoff, Gerhard F.
Committee Members:	Hassan, Essam El-Din and Biyari, Khaled H. and Al-Akhdhar, Syed Zaki and Baher, Hussein
Depositing User:	Mr. Admin Admin
Date Deposited:	22 Jun 2008 13:46
Last Modified:	01 Nov 2019 13:49
URI:	http://eprints.kfupm.edu.sa/id/eprint/9692