(1997) Organization of parallel memories. Masters thesis, King Fahd University of Petroleum and Minerals.
|
PDF
9552.pdf Download (4MB) | Preview |
Arabic Abstract
بعد استخدام الذاكرات المتوازية من أكثر الطرق فعالية في وصل فجوة السرعة بين المعالجات عالية الأداء والذاكرات البطيئة الموجودة . باستخدام N وحدة ذاكرة متوازية يأمل المصممون بالحصول على سرعة كليـّة تساوي N B ، حيث أن B هي سرعة وحدة ذاكرة واحدة . لكن باستخدام طرق التخزين التقليدية تكون السرعة الفعلية لنظام الذاكرات المتوازية تساوي NB ، وليس (21) . هذا ناتج عن تسلسل عمليات الدخول للذاكرة ، والذي يحدث عندما يكون عدد من عناصر البيانات التي تستخدم في نفس الوقت موجودة في نفس وحدة الذاكرة . ان انـخفـاض سرعة الـذاكرة يـؤثـر بشكل كـبيـر على الأداء العـام في الأجهزة المنـهجية (Vector Machines) ، وأجهزة (SIMD) . لذا فقد أجريت عدة دراسات لحل هذه المشكلة منذ طرح الأجهزة المنهجية في منتصف الستينيات . فطور الباحثون الكثير من طرق التخزين لإزالة تعارضات الذاكرة (Menory conficts) عند الدخول إلى النماذج (Pattems) كثيرة الاستخدام كالسطور ، الأعمدة ، الخطى (Strides) ، ونماذج القوة 2 (Power of 2 patterns) . في هذا البحث سنقوم بدراسة طرق تخزين نماذج القوة 2 بالإضافة إلى خطى الولوج العامة (Arbitrary strides) . سنقدم طريقة جديدة لدمج نماذج مختلفة في خطة تخزين واحدة ، حيث نستخدم خمس طرق مختلفة لبناء خطط التخزين (Storage schemes) : ثلاث طرق تقوم على تلوين الرسوم (Graph coloring) ، طريقة تستخدم الشبكات العصبية ، وطريقة تستخدم الخوارزميات الجينية . في حالة نماذج القوة 2 ، استطعنا أن نحقق الحد الأدنى لوقت الدخول لهذه النماذج في المسائل الصغيرة والمتوسطة . أما في المسائل الكبيرة فقد استطعنا تقليل الزيادة في وقت الدخول عن الحد الأدنى إلى 5% - 29% في حالة خطى الولوج العامة تمكنا من تحقيق تحسن بقدر 10% عن أفضل ما تمكن من تحقيقه الباحثون (41) . بالإضافة إلى أن طريقتنا تعمل مع أي عدد (من القوة 2) من الذاكرة على عسك ما في (41) ، والذي يعمل مع 8ذاكرات فقط .
English Abstract
The use of parallel memories has been the most promising technique to bridge the gap between high performance processors and available memories. By having N parallel memories, we aim to have a total memory bandwidth of NB, where B is the bandwidth of NB, where B is the bandwidth of a single memory bank. However, using simple interleaving techniques, the effective bandwidth becomes much less than that and is about √NB [21]. This is because of serialization of memory access which happens when a number of elements that will be referenced at the same time are stored into the same memory bank. Having low memory throughput can severely affect the overall performance of vector machines and SIMD systems. To minimize memory conflicts, researchrs have considered storage schemes for conflict-free access of frequently used patterns like rows, columns, and power of 2 patterns and strides. In this thesis, we consider power of 2 patterns as well as arbitrary strides. A new approach for combining different patterns into one linear bitwise storage scheme is proposed. We use 5 different approaches to construct combined storage schemes: 3 coloring-based heuristics, a Neural Networks approach and a Genetic Algorithms approach. In the case of powr of 2 patterns, swe were able to hit the lower bound on access time for small problems. For large problems, we achieved small deviations from the lowr bound (5% - 29%). In the case of arbitrary strides, access time of our schemes were 10% less than the best known bitwise schemes [41]. In addition, our schemes work with any power of 2 number of memories, while some other schemes work with a fixed number of memories like [41] which works with 8 memories.
| Item Type: | Thesis (Masters) |
|---|---|
| Subjects: | Computer |
| Department: | College of Computing and Mathematics > Computer Engineering |
| Committee Advisor: | Al-Mouhamed, Mayez |
| Committee Members: | Elleithy, Khaled M. and Al-Tawil, Khalid M. and Boziygit, Muslim |
| Depositing User: | Mr. Admin Admin |
| Date Deposited: | 22 Jun 2008 13:43 |
| Last Modified: | 01 Nov 2019 13:48 |
| URI: | http://eprints.kfupm.edu.sa/id/eprint/9552 |