(1998) Fault characterization and testability considerations in multi-valued logic circuits. Masters thesis, King Fahd University of Petroleum and Minerals.
|
PDF
10336.pdf Download (4MB) | Preview |
Arabic Abstract
مع الاهتمام المتزايد والوصول إلى العديد من بناءات الدوائر الرقمية المتعددة القيم المنطقية ، تصبح أمور الاختبارية لهذه الدوائر أكثر أهمية . اختبار هذه الدوائر يعتبر أكثر تعقيداً من اختبار الدوائر ثنائية القيم المنطقية . يعزى هذا للعدد الأكبر من القيم المنطقية التي يستطيع حملها أي خط في الدوائر المتعددة القيم المنطقية . وهذا يؤدي بدوره إلى ظهور بعض الظواهر الجديدة مثل البوابات الجزئية التمكين . تحديد الأخطاء في خطوة أساسية مبكرة في عملية تكوين الاختبار ، ويعني بإيجاد نموذج للأخطاء بحيث يتضمن الأخطاء المتوقع حدوثها في أي تكنولوجيا معطاة . تحديد الأخطاء يمكن عمله على مستوى الهيكلة أو على مستوى الترانسستور . الطرق التي تعمل على مستوى الهيكلة تبدأ بإدخال الأخطاء في هيكل الدائرة الصحيحة . يتم بعد ذلك استخراج تمثيل الترانسستور في تبدأ بإدخال توصيلات زائدة أو فراغات مباشرة إلى تمثيل الترانسستور للدائرة الصحيحة . على سبيل المثال ، يمكن إدخال توصيلاً زائداً بين طرفين من أطراف أحد الترانسستورات ، ويتم بعد ذلك محاكاة الدائرة الناتجة لدراسة تصرفها في وجود هذا الخطأ . الدراسات على مستوى الهيكلة أو مستوى الترانسستور على تقنيات سيموس وبايسموس أثبتت أن تمثيل الأخطاء بنموذج التعلق بالخطأ لي دقيقاً كفاية لتمثيل الأخطاء الفيزيائية التي تحدث في الواقع . في هذه الرسالة غرضنا هو تحديد الأخطاء في الدوائر الرقمية المتعددة القيم المصنوعة بتقنية سيموس على مستوى الترانسستور . لهذا الغرض ، تم اختيار مجموعة من العمليات المتكاملة أدائياً من الدوائر الرقمية المتعددة القيم المنطقية . هذه العمليات تم بناؤها بواسطة تقنية سيموس مما يمكننا من تحديد الأخطاء فيها باستخدام الطرق المعروفة لهذه التقنية . تصنيف الأخطاء في الدوائر الرقمية المتعددة القيم المنطقية وإرشادات للاختبارية سوف تقدم في هذا البحث .
English Abstract
With the growing interest and the emergence of various implementations of Multiple-Valued Logic circuits (MVL), testability issues of these circuits are becoming crucial. Fault characterization is aimed at finding fault models that best describe faults expected to occur in a given class of circuits or technology. It can be performed either at the layout or the device level representations. Layout level techniques start by inserting defects in the layout of a fault free circuit. The resultant circuit is then extracted from the layout and simulated to study its behavior under the inserted fault. Device level techniques start by inserting shorts and opens directly to the device-level-representation of the fault free circuit. The behavior of the resultant circuit is then studied. In this thesis, we aim to characterize faults in CMOS MVL circuits at the device level. For this purpose, a functionally complete set of MVL operators will be used. The set has been implemented using existing standard binary CMOS technology. This enables us to use the same techniques used for standard binary CMOS. Fault categories in MVL circuits and recommendations for testability will be given.
| Item Type: | Thesis (Masters) |
|---|---|
| Subjects: | Computer |
| Department: | College of Computing and Mathematics > Computer Engineering |
| Committee Advisor: | Osman, Mohammed |
| Committee Members: | Abd-El-Barr, Mostafa and Amin, Alaaeldin A. M. |
| Depositing User: | Mr. Admin Admin |
| Date Deposited: | 22 Jun 2008 14:02 |
| Last Modified: | 01 Nov 2019 13:59 |
| URI: | http://eprints.kfupm.edu.sa/id/eprint/10336 |