KFUPM ePrints

AN INTEGRATED APPROACH FOR SOFT ERROR TOLERANCE OF COMBINATIONAL CIRCUITS

l AN INTEGRATED APPROACH FOR SOFT ERROR TOLERANCE OF COMBINATIONAL CIRCUITS. PhD thesis, King Fahd University of Petroleum and Minerals.

[img]PDF - Accepted Version
6Mb

Arabic Abstract

مع وصول تقنية التصنيع الى مجال النانومتر أصبحت الأنظمة أكثر عرضة لعيوب في التصنيع مع ارتفاع القابلية للتعرض للأخطاء الوقتية نتيجة للانخفاض الهائل في حجم الأجهزة المصنعة. الأخطاء الوقتية، والتي قد تحدث بسبب الانحلال الإشعاعي والأشعة الكونية، يمكن أن تؤدي الى عكس قيمة البوابة مما يؤدي الى خطأ مؤقت اذا تمكن الى الوصول الى أحد مخرجات الدائرة. يركز هذا العمل على تحليل ونمذجة وتصميم الدوائر التوافقية لتحمل الأخطاء الوقتية مع استخدام الحد الأدنى من المساحة الاضافية في الدائرة. تعتمد الفكرة الأولى على تحليل قابلية عبور الأخطاء العشوائية في الدائرة وحماية الترانزستورات الحساسة، والتي لديها احتمال اكتشاف للأخطاء الوقتية مرتفعة نسبيا، حتى يتم تحقيق موثوقية الدائرة المطلوبة أو الوصول الى حد معين للمساحة الاضافية. تتم حماية الترانزستورات على أساس الازدواج والتحجيم لمجموعة جزئية من الترانزستورات اللازمة لتوفير الحماية. في النهج الثاني، الهدف هو تحسين موثوقية الدوائر التوافقية على أساس تكرار الدائرة الكهربائية واستخدامهما كدائرتين مزدوجتين. وعلى عكس تكرار الوحدات الكهربائية واستخدامهما كثلاث وحدات وربطها مع ناخب(TMR) ، يتم تكرار كل وحدة واستخدامهما كوحدتين مزدوجتين متبوعة ببوابة AND/NAND في النهج المقترح (DMR). ويتم تجميع وحدات إما عن طريق تجميع القيمة الحقيقية أو القيمة المكملة لتعظيم حجب الأخطاء الوقتية. وتستند احدى التقنيات على الاستفادة من العلاقات الموجودة بين بوابات الدائرة إلى تحقيق أقصى قدر من تقليل احتمالية عبور الأخطاء عبر مجموعة من البوابات الهامة التي من شأنها تحقيق أقصى قدر من اخفاء عدد كبير من الأعطال في الدائرة. وأخيرا، في مخطط هجين، يتم تطبيق أسلوب تحجيم الترانزستور على كل من تقنية تكرار كل وحدة واستخدامهما كوحدتين مزدوجتين DMR المقترحة وتقنية الاستفادة من العلاقات الموجودة بين بوابات الدائرة من أجل تحسين موثوقية هذه الأساليب. بالإضافة إلى ذلك، تم اقتراح تقنية لتقييم الموثوقية على مستوى البوابة والتي توفر نتائج مماثلة لتقييم الموثوقية على مستوى الترانزستور (باستخدام برنامج سبايس) بالاضافة الى تخفيض الوقت اللازم للتقييم بشكل كبير.

English Abstract

With fabrication technology reaching nano-scale, systems are becoming more prone to manufacturing defects with higher susceptibility to soft errors due to the exponential decrease in device feature size. Soft errors, which are caused by radioactive decay and cosmic rays, can flip the output of a gate, resulting in a soft error if it is propagated to the output of a circuit. This work is focused on analyzing, modeling and designing combinational circuits for soft error tolerance with minimum area overhead. The first idea is based on analyzing random pattern testability of faults in a circuit and protecting sensitive transistors, whose soft error detection probability is relatively high, until a desired circuit reliability is achieved or a given area overhead constraint is met. Transistors are protected based on duplicating and sizing a subset of transistors necessary for providing the protection. In the second approach, the objective is to improve reliability of combinational circuits based on the double modular redundancy scheme. As opposed to TMR, where each module is triplicated followed by a voter, each module in the proposed Double Modular Redundancy (DMR) scheme is duplicated followed by a AND/NAND masking gate. Modules are synthesized by either synthesizing the true or the complement function to maximize soft error masking. The third technique is based on taking advantage of implication relations to maximize the masking probability of a set of critical gates that will maximize the masking of a large number of faults in the circuit. A logic implication denotes an invariant relationship between logic gates in a circuit. Finally, in hybrid scheme, the transistor sizing method is applied to both DMR and implication based technique to further improve the reliability of these methods. Additionally, a novel gate level reliability evaluation technique is proposed that provides similar results to reliability evaluation at the transistor level (using SPICE) with orders of magnitude reduction in CPU time.



Item Type:Thesis (PhD)
Subjects:Computer
Divisions:College Of Computer Sciences and Engineering > Information and Computer Science Dept
Committee Advisor:El-Maleh, Aiman H.
Committee Co-Advisor:Sait, Sadiq M.
Committee Members:Elrabaa, Muhammad E. S. and Mahmoud, Ashraf S. and Niazi, Mahmood K.
ID Code:140006
Deposited By:SHEIKH AHMAD TARIQ (g200904230)
Deposited On:09 Jun 2016 13:10
Last Modified:09 Jun 2016 13:10

Repository Staff Only: item control page