(1995) Design, modeling, and VLSI implementation of a RISC dataflow array processor. Masters thesis, King Fahd University of Petroleum and Minerals.

Preview

PDF 9883.pdf Download (4MB) | Preview

Arabic Abstract

في هذه الأطروحة يتم عرض تصميم وتنفيذ في نوع (VLSI) لمعالج مصفوفي من نوع RISC ذو خاصية التدفق البياني وقابل لإعادة التشكيل ويمتلك هذا المعالج المصفوفي كل خواص النماذج التدفقية الاستاتيكية والديناميكية ويستطيع هذا المعالج أن ينفذ خوارزميات عشوائية (تكرارية ونظامية) بطريقة استاتيكية وديناميكية ، ولقد تم اعتماد طريقة في نوع RISC لزيادة السرعة ولتقليل مساحة شريحة VLSI يستطيع كل عنصر من عناصر المعالج المصفوفي تنفيذ 25 أمر . ولأجل تأمين عملية اتصال أعظم بين كافة العناصر ، فإن كل عنصر يستطيع الاتصال بثمانية عناصر مجاورة باستخدام البوابات على حدود الشريحة بينما يستطيع هذا العنصر أن يتصل بسائر العناصر وبالحاسب الرئيسي باستخدام شبكة الاتصالات وناقل الحاسب الرئيسي الذي يجري بين صنفين من العناصر وهذا يؤدي إلى عملية اتصال أوثق وأسرع بين العناصر المعالجة . وبما أن هذه الطوبولوجية ممكن أن يعاد تشكيلها . فإنه من الممكن تنفيذ أي بياني تدفقي باستخدام هذا المعالج المصفوفي . وهناك وحة تحكم شبكية تقوم بتنظيم الاتصال بين العناصر المعالجة والحاسب الرئيسي ، حيث تصدر إشارات تحكم لنقل المعلومات بين كل عنصر والحاسب الرئيسي ، بحيث لا يستطيع العنصر الاتصال بالحاسب إلا عن طريق وحدة التحكم هذه . وتقوم وحدة التحكم هذه بالربط بين العناصر المعالجة والحاسب الرئيسي وقد تم نمذجة هذا المعالج على المستوى الوظيفي باستخدام لغة VHDL ، وقد تم تنفيذه على مستوى البوابات باستخدام المترجم السليكوني في نوع OASIS Logic 3 ويتطلب كل عنصر معالج 4261 بوابة CMOS بمساحة تبلغ 8081 × 7512 ميكرومتر مربع .

English Abstract

In this thesis the design and VLSI implementation of a highly reconfigurable Dataflow RISC Array processor (DF-RISC-A) is presented. This array processor possesses all the features of static and dynamic dataflow models. It can execute arbitrary algorithms (both recursive and regular), in static and synamic manner. In order to increase the speed and reduce VLSI chip area, a RISC methodology has been adopted. Each processing element can execute 25-instructions. In order to facilitate maximum communication between PEs, each PE can communicate with its 8 immediate neighbors using the boundary register/ports, while it can communicate with the non-neighbor PEs and the host using the communication network and the host bus which runs between two alternate rows of PEs. This results in tighter coupling and faster communication among processing elements. Since the topolopy can be reconfigurable, it is possible to implement any dataflow graph on this processor array. A 'Global Network Controller' takes care of the communication between PEs and host. It generates control signals for data transfer between host and PE. A PE can communicate with the host only through this communication controller. This network controller is used to interface the processor array with the parallel port of a Personal Computer. The processor has been modeled at behavioral level in VHDL, and gate level implementation has been done using OASIS Logic3 Silicon compiler. Each processing element requires 4261 CMOS gates with an area of 7512 x 8081μm².

Item Type:	Thesis (Masters)
Subjects:	Electrical
Department:	College of Engineering and Physics > Electrical Engineering
Committee Advisor:	Beckhoff, Gerhard F.
Committee Members:	Al-Ali, Abdul Rahman K. and Sait, Sadiq M. and Abuelma'ati, Muhammad Taher and Baher, Hussein
Depositing User:	Mr. Admin Admin
Date Deposited:	22 Jun 2008 13:51
Last Modified:	01 Nov 2019 13:52
URI:	http://eprints.kfupm.edu.sa/id/eprint/9883