Design and Simulation of A Floating Capacitance Multiplier with Extremely Large Multiplication Factor. Masters thesis, King Fahd University of Petroleum and Minerals.

PDF Final Thesis_AbeerAhmed_202302330_after update.pdf Restricted to Repository staff only until 17 December 2026. Download (5MB)

Arabic Abstract

تقدّم هذه الرسالة تصميمًا ومحاكاة لمضاعف سعوية عائم يتميّز بمعامل تضخيم عالٍ جدًا. يستخدم التكوين المقترح ستة مكوّنات نشطة (مُضخّم تفاضلي للتيار والجهدVDBA ، أربعة مبدّلات تيار-تيار معدّلة M-CCII، ومبدّل مزدوج من نوعDual M-CCII ) بالإضافة إلى مكثّف صغير مؤرّض ومقاومة مؤرّضة واحدة، وذلك للتخلّص من المكوّنات السلبية الضخمة وتحقيق إمكانية التكامل الكامل بتقنية .CMOS تم تنفيذ التصميم باستخدام تقنية TSMC CMOS بدقة 180 نانومتر، ومحاكاته باستخدام برنامج Cadence تحت جهد تغذية منخفض 0.9± فولت. حقّق الدارة المقترحة معامل تضخيم سعوية يزيد عن 75 ألف، واستُخدمت في تصميم مرشح تمرير عالي بتردد قطع منخفض يبلغ 55.206 هرتز، ملائم للتطبيقات الحيوية الطبية مثل تخطيط القلب ECG ، وتخطيط العضلات EMG ، وتخطيط القلب الصوتي .PCG أظهرت النتائج ثباتًا في الإزاحة الطورية بمقدار °43.243، وكسبًا في نطاق التمرير يقارب 70 ديسيبل، مع استهلاك طاقة إجمالي قدره 2.23 ميلي واط. أكّدت تحليلات المتانة وجود خطأ طفيف في تغيّر درجة الحرارة قدره 3.5% ومعامل تباين مونت كارلو قدره 6.65%، مما يدل على أداء مستقر تحت تقلبات العمليات والجهد ودرجة الحرارة .تؤكد هذه النتائج أن البنية المقترحة توفّر معامل تضخيم مرتفعًا، ودقّة عالية، واستهلاكًا منخفضًا للطاقة. كما أن التصميم المقترح يتميز بالكفاءة في استهلاك الطاقة، مما يجعله مرشّحًا ممتازًا للدمج في تطبيقات الأجهزة الطبية القابلة للارتداء أو المزروعة من الجيل القادم.

English Abstract

This thesis presents the design and simulation of a floating capacitance multiplier with extremely high multiplication factor. The proposed configuration employs six active building blocks (one VDBA, four M-CCIIs, one Dual M-CCII ) and one small value grounded capacitor and one grounded resistor to eliminate bulky passive components and achieve full CMOS integration. The design was implemented in 180-nm TSMC CMOS technology and simulated using Cadence under a low supply voltage of ±0.9V. The proposed circuit achieved a capacitance multiplication factor of more than 75k and is used in the design of a high pass filter with a low cutoff frequency of 55.206Hz, suitable for biomedical (ECG, EMG and PCG) applications. The design demonstrated a stable phase shift of 43.243°, a passband gain of approximately 70dB, and a total power dissipation of 2.23mW. Robustness analyses confirmed minimal temperature variation error of 3.5% and a Monte Carlo coefficient variation of 6.65%, indicating stable performance under process, voltage, and temperature fluctuations. These results confirm that the proposed architecture provides a superior multiplication factor, accuracy, and low power consumption. The proposed design is energy-efficient and hence can be an excellent candidate for integration into next-generation wearable and implantable biomedical applications.

Item Type:	Thesis (Masters)
Subjects:	Electrical
Department:	College of Engineering and Physics > Electrical Engineering
Committee Advisor:	Al Absi, Muneer
Committee Members:	Khalifa, Zainulabideen and Hussein, Alaa El Din
Depositing User:	ABEER AHMED (g202302330)
Date Deposited:	18 Dec 2025 08:57
Last Modified:	18 Dec 2025 08:57
URI:	http://eprints.kfupm.edu.sa/id/eprint/143795