Accurate Estimation of Relative Energy Efficiencies of FPGA-based DNN Accelerators. Masters thesis, King Fahd University of Petroleum and Minerals.

PDF Kamal_Thesis_Final_signed.pdf Restricted to Repository staff only until 28 August 2026. Download (4MB)

Arabic Abstract

أدى النمو الهائل لتطبيقات DNN إلى زيادة الطلب على مسرعات DNN بشكل كبير. إحدى المنصات الجذابة التي بنيت عليها هذه المسرعات ً ا متوازنا وكفاءة في استخدام الطاقة. ومع ذلك، للاستفادة الكاملة من هذه المزايا، يجب على المصممين الاستفادة ً ً عالي هي FPGA، فهي توفر أداء الكاملة من الموارد المحدودة لـ FPGAs من خلال اختيار المعلمات المعمارية بعناية والتي تؤثر على أحجام المخازن المؤقتة على الرقاقة، وأبعاد التوازي وغيرها الكثير. إن مساحة تصميم المسرع الواسعة تجعل من غير الممكن البحث عن التصميم الأمثل في مرحلة التنفيذ. على الرغم من اقتراح ٕ العديد من النماذج التحليلية للتنبؤ/تقدير طاقة المسرع والانتاجية والكمون في المسرع، إلا أن هذه الاستراتيجيات الحالية تعتمد بشكل كبير على تقنية أجهزة معينة، مما يجعل من الصعب مقارنة التصاميم بشكل عادل عبر عمليات التنفيذ المختلفة. علاوة على ذلك، تميل الطريقة الحالية إ ٕ لى الافراط في تبسيط بنية الذاكرة للمسرعات القائمة على FPGA، من خلال افتراض أن جميع كتل الذاكرة على الرقاقة (BRAMs (موجودة في موقع مركزي، ًا عبر نسيج FPGA، وبالتالي تفشل في حساب الطاقة المرتبطة بنقل البيانات من BRAM إلى . كما هو الحال في ASICs بدلاً من توزيعها فعلي ً وللتغلب على هذه القيود، اقترحنا نموذجا لتقدير الطاقة النسبية يجسد تباين تكاليف نقل البيانات على FPGA لاستراتيجيات تدفق البيانات الرئيسية: IS و WS و OS لتدفق البيانات. تظهر نتائج التجربة أن حركة البيانات تساهم بشكل كبير في إجمالي استهلاك الطاقة في مسرعات DNN. تسلط النتائج التي توصلنا إليها الضوء على أهمية حساب توزيع BRAMs على نسيج fpga أثناء اختيار معلمات التصميم لتحقيق كفاءة الطاقة التي توفرها .FPGA

English Abstract

The exponential growth of Deep Neural Network (DNN) applications has tremendously led to the increased demand for DNN accelerators. One of the attractive platforms that these accelerators are built on is the Field-Programmable Gate Arrays (FPGAs), they offer a balanced high performance and energy efficiency. However, to fully leverage these advantages, designers must fully utilize the limited resources of the FPGA by carefully selecting architectural parameters that affect the sizes of on-chip buffers, dimensions of parallelism, and many more. The vast accelerator design space makes it infeasible to search for optimal design in the implementation stage. Although several analytical models has been proposed to predict/estimate DNN’s accelerator energy, throughput, and latency. These existing strategies is heavily dependent on specific hardware technology, making it challenging to compare designs fairly across different implementations. Furthermore, existing method tends to oversimplify the memory architecture of FPGA-based accelerators, by often assuming all on-chip memory blocks (BRAMs) are located in a centralized position, just as in the case of Application Specific Integrated Circuits (ASICs) instead of physically distributed across the FPGA fabric, and therefore fails to account for the energy associated with moving data from the BRAM to Processing Element (PE). To overcome these limitations, we proposed a relative energy estimation model that captures the variation of data movement costs on FPGA for key dataflow strategies: IS, WS and OS dataflow. Experiment results show that data movement heavily contributes to the total energy consumption in DNN accelerators. Our findings highlights the importance of accounting for BRAMs distribution on FPGA fabric while selecting design parameters to achieve the energy efficiency that FPGA offers.

Item Type:	Thesis (Masters)
Subjects:	Computer Electrical
Department:	College of Computing and Mathematics > Computer Engineering
Committee Advisor:	Mohamed, Elrabaa
Committee Members:	Shinwari, Mohammad Waleed and Tabbakh, Abdulaziz S
Depositing User:	KAMALLUDDE USMAN (g202304030)
Date Deposited:	28 Aug 2025 06:50
Last Modified:	28 Aug 2025 06:50
URI:	http://eprints.kfupm.edu.sa/id/eprint/143686