Design of Soft Error Tolerant Digital Circuits

Design of Soft Error Tolerant Digital Circuits. PhD thesis, King Fahd University of Petroleum and Minerals.

[img] PDF
Dissertation_Ghashmi_201309530_eprint.pdf
Restricted to Repository staff only until 4 March 2022.

Download (15MB)

Arabic Abstract

أدى التطور التكنولوجي إلى قابلية الدوائر الرقمية التأثر بالعوامل البيئية مما زاد الطلب على أنظمة رقمية أكثر موثوقية وذات أداء عالي، وأقل مساحة واستهلاك للطاقة. عادةً يتم تعزيز موثوقية الدوائر الرقمية من خلال استخدام تقنيات التكرار. في هذا العمل، قمنا بتحليل وتصميم تقنيات فعالة لتحمل الأخطاء العابرة وذات تأثير قليل على الأداء والمساحة وطبقناها على الدوائر الحسابية. تعتمد الطريقة الأول على تصميم مخطط هجين، حيث اقترحنا ثلاث مخططات مختلفة تتحمل الخطأ لإنجاز تصميمات دائر الجمع الحسابي ذات الحمل المحسوب سلفاً التي تتحمل الأخطاء العابرة أحادية البت. نحن نستخدم تكرارًا جزئياً للعتاد الصلب بدمجه مع مخطط توقع التماثل، حيث بعض الأخطاء ستصحح من خلال إضافة التكرار وبقية الأخطاء يتم كشفها باستخدام طريقة توقع التماثل. دائرتين مرشحات مختلفة تستخدم لدمج التكرار الجزئي للعتاد في دائرة توليد الحمل لتحقيق نسبة تصحيح أخطاء أعلى مع أعباء مساحة منخفضة مقارنة مع الطرق الموجود. بالإضافة إلى ذلك، اقترحنا مخطط تصحيح الخطأ على أساس تكرار جزئي مزدوج وناخب يتحمل الخطأ. المخطط المقترح قادر على تحمل جميع الأخطاء العابرة أحادية البت. تركز الطريقة الثانية على تصميم تقنية متكاملة يمكنها تحقيق التحمل الكامل للأخطاء العابرة في الدوائر التوافقية، وخاصة الدوائر الحسابية. هذه الطريقة مبنية على استخدام بوابة C-element التي تتحمل الخطأ بربط مخرج دائرة الجمع بأحد مدخلي بوابة C-element وربط نسخة متأخرة من هذا المخرج بالإدخال الثاني لهذه البوابة. هذه الطريقة تستغل خاصية اختلاف تأخر بتات خرج الدارات الحسابية، حيث إن البتات الأكثر أهمية لها تأخر أطول عن البتات الأقل أهمية، لذلك اعطى تأخير أطول للبتات الأقل أهمية وتأخيرًا أقصر للبتات الأكثر أهمية مما يضمن تحمل الخطأ العابر ذو الذبذبة العريضة للتقنية المتوفرة دون التأثير على الأداء والإبقاء على المساحة أقل ما يمكن. وأخيراً، تم اقتراح تصميم جديد لدائرة الضرب الحسابي المقاومة للعطل المبنية على شجرة والاس Wallace tree استناداً إلى التكرار الزمني جنباً إلى جنب مع أسلوب تغيير حجم البوابة الذي نوقش في النهج الثاني. وبهذه الطريقة، يتم تطبيق طريقة مخصصة لتقدير التأخير لإيجاد تأخير دائرة الضرب. ويتم إلحاق الناخبين المحميين الذين يستندون إلى C-element بالنواتج الأولية لدائرة الضرب من أجل توفير إمكانية تحمل الأخطاء ضد الأخطاء المؤقتة أحادية البت. ويتم تغيير حجم ترانزستورات الدوائر لتحقيق مستوى الموثوقية المطلوب عن طريق تعديل تأخير عناصر التأخير داخل الناخبين.

English Abstract

The vulnerability of digital circuits to environmental effects due to technology scaling increases the demand for highly reliable digital systems with high performance, and less area and power overheads. The reliability of digital circuits is usually enhanced by employing redundancy techniques. In this work, we analyzed and designed effective soft error tolerance techniques that have minimum impact on performance and area and applied them to arithmetic circuits. The first approach is based on designing a hybrid scheme, where we proposed three different fault-tolerant schemes to achieve fault-tolerant carry look-ahead (CLA) adder designs against single-bit transient faults (soft errors). We employ a partial hardware redundancy scheme combined with parity prediction where some of the faults will be protected based on fault masking due to added redundancy while the rest of faults are detected using parity prediction. Two different voter circuits are used to merge the partial hardware redundancy into the carry generation logic and to achieve a higher fault masking rate with a low area overhead in comparison to existing approaches. In addition, we proposed a fault tolerance scheme based on a partial double modular redundancy (DMR) and a fault-tolerant voter. The proposed scheme is capable of tolerating all single-bit transient faults. The second approach focuses on designing an integrated technique that can achieve full soft error tolerance in combinational circuits, especially arithmetic circuits. It is based on the use of a fault-tolerant C-element connecting a given adder output to one input of the C-element while connecting a delayed version of that output to the second input. The technique exploits the characteristic of the variability of the delay of the output bits of arithmetic circuits, where the most significant bits have a longer delay than the least significant bits, by adding larger delay to the least significant bits and smaller delay to the most significant bits to guarantee fault tolerance against the largest pulse width of transient error for the available technology without impacting performance and keeping the area as minimum as possible. To guarantee fault protections for transistors feeding outputs with smaller added delay, the technique utilizes transistor scaling to ensure that the injected fault pulse width is less than the added delay of the second output of the C-element. Finally, a new fault-tolerant Wallace tree multiplier design is proposed based on the temporal redundancy combined with the gate sizing technique discussed in the second approach. Thus, protected C-element-based voters are appended at the multiplier's primary outputs to provide fault tolerance against single bit transient faults. Hereafter, the circuit transistors are scaled to achieve the required reliability level by adjusting the delay of delay elements inside the voters. For this purpose, a customized delay estimation method is applied to find the multiplier circuit delay.

Item Type: Thesis (PhD)
Subjects: Computer
Department: College Of Computer Sciences and Engineering > Computer Engineering Dept
Committee Advisor: El-Maleh, Aiman H.
Committee Members: Elrabaa, Muhammad and Alshayeb, Mohammad and Abu-Amara, Marwan and Sait, Sadiq M.
Depositing User: GHASHMI BIN TALIB (g201309530)
Date Deposited: 08 Mar 2021 11:16
Last Modified: 08 Mar 2021 11:16
URI: https://eprints.kfupm.edu.sa/id/eprint/141838