FPGA BASED MULTI-LAYER BUFFER FOR HPC

FPGA BASED MULTI-LAYER BUFFER FOR HPC. Masters thesis, King Fahd University of Petroleum and Minerals.

[img] PDF
COE610_Thesis_Saleh_AlSaleh_Green_Cover_Signed.pdf - Submitted Version
Restricted to Repository staff only until 18 November 2021.

Download (113MB)

Arabic Abstract

تطبيقات الحواسيب عالية الأداء الحالية تنتج كمية هائلة من البيانات. معظم هذه التطبيقات تعتمد اعتماداً كبيراً على الذاكرة العشوائية (RAM). هذه التطبيقات تحتاج إلى نقل البيانات بين طبقات وحدات التخزين وهم (HDD, SSD, RAM) وهذا يسبب عرقلة عظمى لأداء هذه التطبيقات. ضغط البيانات قبل نقلها يخفف من العبء على وحدة المعالجة المركزية (CPU). تطبيقات البحث العلمي التي تعمل على الأرقام العشرية في حساباتها إحدى الأمثلة على هذه التطبيقات. خوارزميات ضغط البيانات التي تحافظ على دقة الأرقام قد تساعد بعض الشيء فقط. لكن خوارزميات الضغط التي تكون مرنة في دقة الأرقام تعطي نتائج أفضل وبدقة في الأرقام مقبولة في الحسابات العلمية. هذه الرسالة العلمية تقدم حل بناء وسيط متعدد المستويات باستخدام (FPGA) لتسريع عملية نقل البيانات بين طبقات وحدات التخزين وضغط وفك ضغط البيانات أثناء نقلها من دون أي تأثير لحركة نقل البيانات. هذا الحل سيحرر وحدة المعالجة المركزية من عملية نقل وضغط وفك ضغط البيانات. عملت التجارب العلمية باستخدام برنامج RTMlab المقدم من قبل شركة أرامكو السعودية وبينت بأن عمليات ضغط وفك ضغط البيانات باستخدام FPGA تعمل أثناء عمل وحدة المعالجة المركزية على الحسابات العلمية من دون أي تأثير سلبي على أداء المعالج.

English Abstract

Current applications of High Performance Computing (HPC) are increasingly producing extremely large data. Most of these applications are memory bound that require movement of large amount of data between the storage tiers such as HDD, SSD, and RAM. This trend presents a significant performance bottleneck. A typical strategy to alleviate such problems is using data compression. This thesis proposes to implement a multi-layer buffer using FPGAs to expedite the movement of data between the storage tiers while doing some data processing on-the-fly such as compression and decompression. This would free the CPU from wasting valuable cycles on data movement, compression, and decompression. Experimental setup with RTMlab code provided by Saudi Aramco shows that FPGA based Compression and Decompression can be completely overlapped with CPU computations without any drawback in performance.

Item Type: Thesis (Masters)
Subjects: Computer
Engineering
Department: College Of Computer Sciences and Engineering > Computer Engineering Dept
Committee Advisor: Elrabaa, Muhammad
Committee Members: Elrabaa, Muhammad and El-Maleh, Aiman and Mudawar, Mohamed
Depositing User: SALEH ALSALEH (g201154810)
Date Deposited: 26 Nov 2020 11:34
Last Modified: 26 Nov 2020 11:34
URI: https://eprints.kfupm.edu.sa/id/eprint/141478