FBNoC: FBGA BASED NETWORK ON CHIP SIMULATOR. Masters thesis, King Fahd University of Petroleum and Minerals.

Preview

PDF Thesis_Last_version.pdf Download (3MB) | Preview

Arabic Abstract

بسبب التطور المتزايد في تكنلوجيا تصنيع السليكون اصبحت الانظمة متعددة الانوية تنموا بشكل سريع. المعالجات المستقبلية متعددة الانوية بعشرات الى مئات الانوية سوف تتطلب اتصال كفوء ومرن حيث ان الاتصالات المرتكزة على الناقل تعاني من تدهور كبير في الانتاجية. الشبكة على الرقاقة ( (NoC تتلائ تدريجيا لربط الانظمة متعددة الانوية. بالاشارة الى الدراسات الحديثة فان محاكيات الشبكة على الرقاقة المبنية على مصفوفة بوابة البرمجة الحقلية ) FPGA ( تستخد لدراسة خصائص تصمي ال NoC . ومع ذلك فان هذة المحاكيات محدودة بموارد ال FPGA المتوفرة. لذلك محاكيات ال NoC الموجودة تستهلك جزء كبير من موارد ال FPGA . بالاضافة الى ذلك محاكات تصامي مختلفة يحتاج الى تحديث في شفرة HDL والذي بدوره يتطلب تاليف وتركيب كامل على تصمي ال FPGA والذي يستهلك وقت كبير. الهدف من هذه الرسالة هو تطوير محاكي كفوء الموارد,محاكي قائ على FPGA ( (FBNoC , سريع ودقيق ويستطيع التكامل مع محاكيات معمارية متعددة الانوية. اضافة الى ذلك يمكن استخدامة كمحاكي لل NoC مع ترافك تريس او ترافك اصطناعية. المحاكي يستطيع محاكاة عدة تصامي بشكل كفوء ودقيق دون الحاجة الى اعادة تركيب وتاليف. لفعل ذلك فان ال FBNoC يتظمن مودل انحدار تاخير متعدد المتغيرات والذي يستطيع حساب تاخير الحزمة للشبكة التي يحاكيها بشكل كفوء ودقيق. تصمي الشبكة الفعلية المستخدمة في المحاكي المقترح هو التصمي الحلقي ذو اتجاهين والمرن )اكثر من حلقة( لتوصيل الحزمة الى وجهتها ولرفع الانتاجية الكلية للنظا والتعاون مع محاكيات الهاردوير الاخرى. يمكن ان يدمج مع محاكيات المعمارية حتى 256 نواة. واكثر من ذلك فان ال FBNoC يعمل موازنة بين المساحة والسرعة. ولفعل ذلك المحاكي يستخد تقنية المنافذ المحلية المتعددة لتقليل استهلاك موارد ال FPGA والتاخير من طرف الى طرف. في هذا العمل التصمي يفحص باستخدا اداة ChipScope . ايضا تاثير استخدا استراتيجية المنافذ المحلية المتعددة على موارد ال FPGA تدرس. بالاضافة الى ذلك اداء الشبكة المحاكاة تختبر تحت تأثير ترافك مصطنعة )اعدادات مخصصة( وترافك حقيقية. معدل التاخير للحزمة يقارن مع المحاكي Booksim . المحاكي المقترح يستطيع ان يحقق سرعة اكثر من 20000 مرة اعلى من ال Booksim . واخيرا استخدا موارد ال FPGA تقارن مع محاكي DART و FIST

English Abstract

Due to the increasingly developing technology of silicon fabrication, multi-core systems have been growing rapidly. Future Chip Multi-Processor (CMP) with tens to hundreds of nodes will require an efficient and scalable on-chip communication as traditional bus-based interconnects suffer from lower throughput significantly. Networks-on-Chip (NoC) are being progressively adopted for multi-core inter-communications. According to recent studies, Field Programable Gate Array (FPGA)-based NoC simulators are utilized to study NoC designs. However, these simulators are limited by the available FPGA resources. Hence, existing FPGA-based NoCs consume considerable portion of the FPGA resources. In addition, to simulate different designs, the FPGA-based simulators require a modification in HDL code that in turn requires complete compilation and synthesis of the FPGA design which consumes much time. The aim of this thesis is to develop a resource-efficient hardware NoC simulator, an FPGA-based NoC (FBNoC) simulator, that is fast, accurate and can be integrated with many-core architectural simulators. In addition, it can be used as a stand-alone NoC simulator with traffic traces or synthetic traffic. The simulator can model and simulate several popular NoC topologies accurately and efficiently without the need to re-synthesize for different NoCs. To do so, the FBNoC includes a multi-variable regression latency model that can calculate the latency per packet for the simulated network accurately and efficiently. The actual NoC topology used in the proposed simulator is a scalable bidirectional ring network (more than one ring) to deliver a packet to its destination, increase the overall system throughput and cooperate with other architectural simulators. It can be integrated with an architectural simulator with up to 256 cores. Moreover, our FBNoC allows trading-off simulation speed for area. In doing so, the simulator uses a multi-local port strategy to reduce the FPGA resources utilization and end-to-end delay. In this work, the design is tested by ChipScope tool. Also, the effect of multi-local port strategy on the FPGA resources is studied. In addition, the performance of the simulated network is examined under synthetic (specific configurations) and realistic traffic. Finally, the average packet latency is compared against the Booksim simulator. The proposed simulator can achieve more than 20000x speedup over the Booksim simulator. Also the FPGA resources utilization are compared with DART and FIST simulators.

Item Type:	Thesis (Masters)
Subjects:	Computer
Department:	College of Computing and Mathematics > Computer Engineering
Committee Advisor:	El-Rabaa, Muhammed
Committee Members:	Sheltami, Tarek Rahil and El-Maleh, Aiman
Depositing User:	GAMIL AHMED (g201302310)
Date Deposited:	07 Jun 2017 11:53
Last Modified:	31 Dec 2020 06:40
URI:	http://eprints.kfupm.edu.sa/id/eprint/140363