SYNTHESIS OF SOFT ERROR TOLERANT COMBINATIONAL CIRCUITS. Masters thesis, King Fahd University of Petroleum and Minerals.

Preview

PDF MS_Thesis_KhaledDaud.pdf - Accepted Version Download (2MB) | Preview

Arabic Abstract

مع تقدم تقنية النانو، أصبحت الانظمة الرقمية أكثر قابلية للأخطاء المستحثة بواسطة الذرات الأيونية. حيث أنه يمكن لجسيم ذو طاقة منخفضة أن يغير قيمة بوابة منطقية معينة، فينتج عن ذلك ما يسمى الخطأ اللحظي إذا انتقل هذا التغيير إلى مخارج الدائرة. وبالتالي، أصبحت الوقاية من الأخطاء اللحظية معيارا مهما في تصميم الأنظمة الرقمية. هذا البحث موجه لتحليل وتمثيل وتصميم الدوائر التوافقية وذلك لزيادة وقايتها من الأخطاء اللحظية ذات الطابع المستحدث أيونيا. اقترحنا طريقة تقلل نسبة الخطأ في الدوائر التوافقية بالنسبة للأخطاء اللحظية، هذه الطريقة مبنية على زيادة احتمالية إلغاء أثر الخطأ اللحظي بالاعتماد على التركيب المنطقي للدائرة. في هذه الطريقة يتم استخراج دوائر أصغر من الدائرة الأصلية، و اعادة تصميم هذه الدوائر المستخرجة بحيث تكون اكثر وقاية من الأخطاء اللحظية. ومن ثم يتم إرجاع الدوائر المعاد تصميمها إلى الدائرة الأصلية. التقنية المقترحة لإعادة تصميم الدوائر المستخرجة تقوم على إيجاد أفضل مجموعة من الحدود الغير مكررة لتغطية مدخلات الدائرة المستخرجة. هذه المجموعة توفر أقصى قدر ممكن من الحماية ضد خطأ لحظي واحد خاصة بالنسبة للمدخلات ذات الاحتمالية العالية للحدوث. بعد ذلك، يتم إضافة حدود مكررة للمجموعة بحيث يكون هناك تحسين معتبر في الحماية. اقترحنا تقنية أخرى مبنية على خوارزمية الاستخراج السريع التي يمكن استخدامها لتقليل المساحة الزائدة الناتجة عن تطبيق الطريقة السابقة على الدوائر المستخرجة. نتائج التجارب على الدوائر التوافقية MCNC تبين أنه تحقق تقليل في معدل الخطأ بنسبة 52% بالمقارنة مع الدوائر الأصلية. كما أنه وجد أن تكلفة المساحة الإضافية ما يقارب 61% من مساحة الدوائر الأصلية.

English Abstract

Due to current technology scaling trends, digital designs are becoming more sensitive to radiation-induced particle hits resulting from radioactivity decay and cosmic rays. A low-energy particle can flip the output of a gate, resulting in a soft error if it’s propagated to a circuit output. Thus, soft error tolerance has become an important criterion in digital system design. This work is directed to analyze, model and design combinational circuits for soft error tolerance. A simulation based method to reduce the soft error failure rate in combinational logic circuits is proposed. This method maximizes the probability of logical masking when a soft error occurs. This is done by extracting sub-circuits from the original multi-level circuit and then re-synthesizing each extracted sub-circuit to increase fault masking. After that, the re-synthesized sub-circuits are merged back to the original circuit. Therefore, the overall reliability of the original circuit will be enhanced as well. We present a two-level synthesis scheme to maximize soft error masking that is applied on each extracted sub-circuit. This scheme provides a heuristic that first finds the best irredundant set of cubes to cover an extracted sub-circuit minterms. This cover maximizes fault masking against single fault especially for minterms with high probability of occurrence. Then, an extra number of cubes can be added as redundant cubes to the cover such that they have a significant effect on maximizing error masking. Reliability driven fast extraction is also proposed to enhance area overhead of synthesized two-level circuits. Experimental results on some MCNC combinational benchmarks show that on average, a failure rate reduction of 52% is achieved compared to the original circuits. The area overhead on average is found to be 61% of the original circuit.

Item Type:	Thesis (Masters)
Subjects:	Computer
Department:	College of Computing and Mathematics > Computer Engineering
Committee Advisor:	El-Maleh, Aiman
Committee Members:	Sait, Sadiq M. and Amin, Alaaeldin
Depositing User:	KHALED DAUD (g200901950)
Date Deposited:	07 Apr 2012 07:50
Last Modified:	01 Nov 2019 15:35
URI:	http://eprints.kfupm.edu.sa/id/eprint/138614