Design and Performance of Interconnect-Efficient LDPC Codes with FPGA Implementation

(2008) Design and Performance of Interconnect-Efficient LDPC Codes with FPGA Implementation. Masters thesis, King Fahd University of Petroleum and Minerals.

[img]
Preview
PDF (Design and Performance of Interconnect-Efficient LDPC Codes with FPGA Implementation)
Thesis_Design_of_LDPC_Codes_with_FPGA_Implementation_BADR_AD'DOHAN.pdf

Download (9MB) | Preview

Arabic Abstract

الرموز ذات مصفوفة فحص التماثل منخفضة الكثافة (LDPC)(فتمك) هي فئة من رموز المجاميع الخطية حظيت بإهتمام كبير في العقد الأخير و أظهرت أداء مقارباَ للسًّعة لكثير من قنوات الإتصال. هذه الرسالة العلمية تناقش عدة قضايا متعلقة بالتنفيذ الكفء لفك رموز (فتمك). سيتم إجراء محاكاة النقطة الثابتة على رموز فتمك شبه العشوائية من أجل تحديد أثر تغيير بعض مؤشرات الأجهزة على الأداء.هذا العمل سيساعد على اختيار حلول توفيقية جيدة لمؤشرات الأجهزة قبل المضي في التنفيذ الفعلي. تم اقتراح رموز فتمك هيكلية جديدة تهدف إلى تقليل تعقيدات التنفيذ. الرموز المقترحة مهيكلة بشكل شبكي بطريقة تقلل من الحد الأقصى لطول الأسلاك و هي كذلك قابلة للمقايسة. تمت نمذجة مفك رموز فتمك باستخدام لغة VHDL . النموذج الناتج هو عام الاستخدام و يستطيع فك أيٍّ من رموز فتمك. تم استخدام هذا النموذج مع عدة نماذج من رموز فتمك و تمت برهنة فاعلية رموز فتمك المقترحة و مقارنتها مع رموز عشوائية.

English Abstract

LDPC codes are a class of linear block codes that have gained a lot of attention in the last decade and have shown near-capacity performance on different channels. This thesis discusses several issues concerning efficient implementation of LDPC decoders. Fixed-point simulation is performed on Semi-Random LDPC codes in order to determine the effect of changing some hardware parameters on the performance. This is done to help in selecting a good compromise before getting into the actual implementation. A new structured LDPC code is proposed with the target of reducing hardware complexity. The proposed code is lattice-structured in a way that reduces the maximum wire length and is scalable. The LDPC decoder has been modeled in VHDL. This model is generic and can be used for any LDPC code. This model has been used to demonstrate the hardware advantages of the proposed LDPC code in comparison with a random code.

Item Type: Thesis (Masters)
Subjects: Electrical
Divisions: College Of Engineering Sciences > Electrical Engineering Dept
Committee Advisor: Landolsi, Adnan and El-Maleh, Aiman
Committee Members: Kousa, Maan and Abdallah, Al-Ahmari and Ali, Muqaibel
Depositing User: BADR HAMAD IBRAHIM AD'DOHAN
Date Deposited: 30 Jun 2009 11:57
Last Modified: 01 Nov 2019 17:10
URI: http://eprints.kfupm.edu.sa/id/eprint/136094