Efficient test relaxation techniques for combinational logic circuits

(2002) Efficient test relaxation techniques for combinational logic circuits. Masters thesis, King Fahd University of Petroleum and Minerals.

[img]
Preview
PDF
10403.pdf

Download (4MB) | Preview

Arabic Abstract

التطور المذهل في الدوائر ذات التكامل العالي جدا جعل من صناعة الشرائح الحاوية للأنظمة أمراً شائعاً . الحجم الكبير جداً لبيانات الاختبار لهذه الشرائح يمثل مشكلة من أصعب المشاكل في اختبار هذه الشرائح . هناك طريقتان لحل هذه ا لمشكلة : تقليص بيانات الاختبار أو ضغطها . الكثير من أساليب ضغط بيانات الاختبارات تفترض بيانات اختبار مرخاة لكي تعطي نتائج أفضل . هذا العمل موجه لحل مشكلة إيجاد بيانات اختبار مرخاة من بيانات اختبار معطاة . يمكن إيجاد بيانات اختبار مرخاة بواسطة فحص كل بت لوحدها ، وهذه هي الطريقة التقليدية ، وهي بطيئة جداً بالنسبة للدوائر الكبيرة . التقليص الديناميكي هو طريقة أخرى لإيجاد بيانات اختبار مرخاة ، لكن هذه الطريقة أيضاً بطيئة وتبطيء عملية إيجاد بيانات اختبار عادية . بالإضافة إلى ذلك فإنها لا تصلح لإرخاء بيانات موجودة مسبقاً . والنتيجة هي أن الحل الموجود والوحيد للمشكلة تحت الاعتبار هو الطريقة التقليدية . في هذا البحث ، نقدم ثلاث طرق جديدة وفعالة لإزالة المتطلبات غير الضرورية في بيانات الاختبار لنحصل على بيانات اختبار مرخاة . كذلك نقدم دوال هدف جديدة لإزالة أكبر قدر من المتطلبات لبيانات الاختبار . بالمقارنة مع الطريقة التقليدية للحصول على بيانات اختبار مرخاة ، فإن الطرق المقترحة أسرع بشكل كبير جداً وكذلك فإن عدد المتطلبات متقارب جداً .

English Abstract

The significatn advancement in VLSI technology has made System-On-Chip (SOC) designs very popular. One of the most challenging problems in testing SOCs is dealing with the large volume of test data. There have been two methods to release this problem, namely, test compaction and test compression. Many compression techniques assume relaxed test set in order to achieve high compression ratios. In this work, we adress the problemof generating a relaxed test set from a given test set. A Bitwise Relaxation (BR) technique can be used to solve this problem. However, the BR technique is very slow for large circuits. Another way to obtain a relaxed test set is to generate the test set using dynamic compaction technique. Dynamic compaction is slow as well, and generating the relaxed test set using this method slows down the ATPG process. Furthermore, dynamic compaction can not be used to relax an existing test set. Thus, the only existing solution to the test relaxation problem is the BR method. In this work, we propose three efficient techniques to solve the test set relaxation problem. We also propose cost functions to guide the selection in maximizing the number of extracted x's. The proposed techniques are faster than the BR method by several orders of magnitude. They also obtain comparable results with the BR method.

Item Type: Thesis (Masters)
Subjects: Computer
Divisions: College Of Computer Sciences and Engineering > Information and Computer Science Dept
Committee Advisor: El-Maleh, Aiman H.
Committee Members: Sait, Sadiq M. and Abd-El-Barr, Mostafa
Depositing User: Mr. Admin Admin
Date Deposited: 22 Jun 2008 17:04
Last Modified: 01 Nov 2019 17:00
URI: http://eprints.kfupm.edu.sa/id/eprint/10403