Automated VHDL composition from AHPL

(1996) Automated VHDL composition from AHPL. Masters thesis, King Fahd University of Petroleum and Minerals.

[img]
Preview
PDF
10394.pdf

Download (3MB) | Preview

Arabic Abstract

تستخدم لغات وصف الدوائر (HDLs) غالباً في التوثيق والاتصال والتحقق ، وكذلك تستخدم كلغة توصيف مدخلة إلى أنظمة التصميم الآلي (DA) المستخدمة في توليف نماذج الدوائر المتكاملة ذات النطاق الواسع جداً (VLSI) . وخلال العقدين الماضيين استخدمت لغة (AHPL) - وهي من لغات وصف الدوائر (HDL) - في نمذجة الأنظمة الرقمية . ومنذد عهد قريب تم تطوير لغة أسمها VHDL (لغة VHSIC لوصف الدوائر) تحت رعاية برنامج وزارة الدفاع الأمريكية لتطوير الدوائر المتكاملة ذات السرعات الفائقة . وهذه اللغة تأخذ طريقها بسرعة كلفة الجيل التالي لأنظمة التصميم الآلي . ولكن يسبب مدى ضخامتها وتطورها جعلت من VHDL لغة صعبة التعلم والابداع . وبالمقابل فإن AHPL لغة مختصرة يمكن التفنن فيها خلال ساعات قليل . أن الهدف من هذا البحث هو تطوير أداة تسهل على المصممين سرعة التعلم والابداع في لغة VHDL . نقدم في هذا البحث أداة تأليف آلية لتوصيف VHDL باستخدام مواصفات AHPL المكافئة لها . والجزء الرئيسي في الخوارزمية المقترحة هو قالب المعايرة وهو مخطط هيكلي لنموذج VHDL توليدي . يتكون من مجموعة جزئية صغيرة من تركيبات VHDL كافية لاستخلاص وصف VHDL الماكافئ لأي نموذج AHPL داخل . ويوضح أحد الأمثلة طريقة عمل المؤلف المقترح .

English Abstract

Hardware description languages (HDLs) have been widely used for documentation, communication and verification. They have also been used as input specification languages to Design Automation (DA) systems which synthesize VLSI layouts. AHPL is an HDL that has been in use for the past three decades in modeling digital systems. Recently a language called VHDL (VHSIC Hardware Description Language) developed under the auspices of the United States Department of Defense Very High Speed Integrated Circuits Program, is rapidly emerging as the next generation Design Automation Language. However, because of its large size and sophistication, VHDL is a difficult language to learn and master. On the other hand, AHPL is a very concise language that can be mastered within few hours. The objective of this research is to develop a tool that will assist designers quickly learn and model in the VHDL language. In this thesis, we present a tool for the automatic composition of VHDL descriptions from their equivalent AHPL specifications. Central to the composition algorithms is a template which is the skeleton of a generic VHDL model consisting of a small subset of VHDL constructs that are sufficient to capture VHDL equivalent descriptions of any input AHPL model.

Item Type: Thesis (Masters)
Subjects: Computer
Department: College of Computing and Mathematics > Information and Computer Science
Committee Advisor: Sait, Sadiq M.
Committee Members: Youssef, Habib and Al-Mulhem, Mohammad Saleh and Benten, M. S. T.
Depositing User: Mr. Admin Admin
Date Deposited: 22 Jun 2008 14:03
Last Modified: 01 Nov 2019 14:00
URI: https://eprints.kfupm.edu.sa/id/eprint/10394