(2001) Iterative algorithms for timing and low power driven VLSI standard-cell placement. Masters thesis, King Fahd University of Petroleum and Minerals.

Preview

PDF 10168.pdf Download (3MB) | Preview

Arabic Abstract

في هذه الرسالة ، نركز على توزيع الخلية المعيارية للدوائر المتكاملة ذات الكثافة العالية جداً (VLSI) مع الأهداف من تقليل الاستهلاك الطاقة ، أداء التوقيت ، وطول الموصل ، بينما يؤخذ عرض التصميم كقيد . هذا عرف لكون مشكلة تفاؤل صعبة . استعملنا قاعدتان تكرارتان قاعدة جينية (Gentic Algorithm) والبحث تابو (Tabu Search) لإيجاد حل جيد إلى هذه المشكلة . بالإضافة لذلك ، اقترحنا استعمال هجين مبتكر . تستلزم المشكلة مجموعة من الأهداف المتعارضة ، وقد أدرجت القواعد المبهمة في التصميم التكلفة الكلية التي تدمج تكاليف الأهداف المفردة في قيمة واحدة . استعملت التكنيكات المقترحة إلى دوائر معيار ISCAS-85/89 والنتائج مبشراً .

English Abstract

In this thesis, the VLSI standard-cell placement problem is addressed with the objective of optimizing power consumption, timing performance, and interconnect wirelength, while layout width is taken as a constraint. This is known to be a hard optimization problem. Two iterative algorithms namely Genetic Algorithm (GA) and Tabu Search (TS) are presented for finding a good quality solution to the above said problem. In addition, a novel hybrid of GA and TS is sproposed. Since the problem involves multiple possibly conflicting objectives, fuzzy rules have been incorporated in designing the overall cost function that integrates the costs of individual objectives in a single value. The proposed techniques are applied to the ISCAS-85/89 benchmark circuits and the results are promising.

Item Type:	Thesis (Masters)
Subjects:	Computer
Department:	College of Computing and Mathematics > Computer Engineering
Committee Advisor:	Sait, Sadiq M.
Committee Members:	El-Maleh, Aiman H. and Youssef, Habib
Depositing User:	Mr. Admin Admin
Date Deposited:	22 Jun 2008 13:58
Last Modified:	01 Nov 2019 13:57
URI:	http://eprints.kfupm.edu.sa/id/eprint/10168