(2004) Designing a self-timed arithmetic logic unit. Masters thesis, King Fahd University of Petroleum and Minerals.

Preview

PDF 10126.pdf Download (4MB) | Preview

Arabic Abstract

مع استمرارية التقدم والتطور في تقنية تصميم الدوائر الرقمية ذات النطاق الواسع ، فإن تصميم الأنظمة الرقمية ذاتية التوقيت (اللاتوافقية) قد أصبح مهما . إن فكرة استخدام طريقة ذاتية التوقيت في تصميم الدوائر والأنظمة الرقمية قد حل مشاكل متعددة موجودة في التصاميم التوافقية مثل انحراف الساعة وانخفاض الأداء لارتباطه بأسوأ حالة تأخير . على الرغم من أن الدوائر الرقمية ذاتية التوقيت (اللاتوافقية) تمتلك مميزات إضافية لدى مقارنتها بمنافستها من الدوائر التوافقية ، إلا أن تصميم الدوائر ذاتية التوقيت هي عملية أصعب من تصميم الدوائر التوافقية . إن طريقة ذاتية التوقيت تعتمد على توليد إشارة وذلك عند الانتهاء من تنفيذ مهمة معينة وذلك بواسطة دائرة ذاتية التوقيت . وهذه الطريقة قد استخدمت في تصميم العديد من وحدات الحساب والمنطق التي تعتمد في أدائها بشكل كبير على سرعة وحدة الجمع ، حيث أن هنالك العديد من وحدات الجمع ذاتية التوقيت والتي تستخدم طرقا مختلفة في توليد إشارة الانتهاء من أداء المهمة الحسابية . إن من سيئات استخدام طريقة ذاتية التوقيت هي الحاجة إلى دائرة ذاتية التوقيت والتي تعتبر عبء إضافي من ناحية زيادة مساحة التصميم والتي ينتج عنها نقص في أداء التصميم ، إلا أنه باستخدام التطبيق التصحيح لدائرة ذاتية التوقيت فإنه من الممكن تقليص هذه الناحية السلبية . ان الهدف من هذا البحث هو بناء تصميم لوحدة حساب ومنطق ذاتية التوقيت والتي تعتمد على وحدة الجمع ذاتية التوقيت وذلك باستخدام سلسلتي مانشيستر مع دائرة ذاتية التوقيت ذات كفاءة عالية .

English Abstract

With the continuous advances in VLSI technology, designing self-timed (asynchronous) digital systems has been gaining more importance. Self-timing solves several problems, e.g. worst case delay and clock skew, inherent in synchronous designs. Although self-timed circuits have several advantages over their synchronous counterparts, designing self-timed circuits is a much more difficult task. Self-timing requires a handshaking protocol between its modules. A completion signal is generated by a self-timed circuits to flag the completion of computation. The self-timed approach has been used to implement various Arithmetic Logic Units (ALUs) whose performance is largely dependent on the adder speed. Several self-timed adders have been reported in the literature using different techniques in generating the completion signal. However, and delay overhead due to the added completion detection circuitry are potential disadvantages of self-timed adders. With proper implementation, however, such disadvantages can be minimized. The objective of this work is to design an efficient self-timed ALU that is based on a self-timed adder using two Manchester carry chains with completion detection circuitry.

Item Type:	Thesis (Masters)
Subjects:	Computer
Department:	College of Computing and Mathematics > Computer Engineering
Committee Advisor:	Amin, Alaaeldin A. M.
Committee Members:	El-Maleh, Aiman H. and El-Rabaa, Mohammed E. S.
Depositing User:	Mr. Admin Admin
Date Deposited:	22 Jun 2008 13:57
Last Modified:	01 Nov 2019 13:57
URI:	http://eprints.kfupm.edu.sa/id/eprint/10126