KFUPM ePrints

Optimization of 3-D VLSI Cell Placement for Reduction in TSVs and Area

l Optimization of 3-D VLSI Cell Placement for Reduction in TSVs and Area. Masters thesis, King Fahd University of Petroleum and Minerals.

[img]PDF - Accepted Version
Restricted to Abstract Only until 28 March 2016.

36Mb

Arabic Abstract

تتغلب تقنية الدوائر المتكاملة ثلاثية الأبعاد الجديدة على العديد من تحديات سابقتها ثنائية الأبعاد، وخاصة فيما يتعلق بالتأخر الناتج من التوصيلات الطويلة وما يتعلق بكبر المساحات المسطحة، حيث يصبح من الممكن تكديس العديد من الخرد مما يؤدي إلى تقليص المناطق المسطحة. تستخدم هذه التقنية دسرا عابرة للسليكون لتوصيل الشبكات التي تغطي طبقات متعددة. ومثل أي تقنية أخرى، فإن للدوائر المتكاملة ثلاثية الأبعاد مشاكلها وتحدياتها الخاصة لا سيما فيما يتعلق بعملية التصميم المادي. بحث هذا العمل في التحديات الرئيسية التي تفرض نفسها على هذه التقنية الجديدة وحلت اثنتين من مشاكل تصميمها المادي المهمة باستخدام المُلح التطورية التكرارية (Evolutionary Iterative Heuristics). أما المشكلة الأولى فتتعلق بمسألة تقليص الدسر العابرة للسليكون تحت قيد المنطقة المتوازنة. في هذا العمل قمنا بتطويع خوارزمية معدلة من خوارزميات محاكاة الانصهار(Simulating Annealing Algorithm) وكيفناها لحل لإيجاد قيم المسألة المثلى ;وقد أظهرت النتائج أن النسخة المعدلة من الخوارزمية تفوقت على نظيرتها القياسية كما تفوقت خوارزمية المحاكاة التطورية (Algorithm Simulated Evolution) كلا النهجين جنبا إلى جنب مع خوارزمية تابو للبحث (Tabu Search Algorithm). وأما المشكلة الثانية التي تعاملنا معها في هذا العمل فتكمن في مسألة الوضع لتصاميم الخلية ثلاثية الأبعاد، حيث يتمثل الهدف في تقليل كل من عدد الدسر العابرة للسليكون وأطوال الأسلاك إلى أدنى حد. ولحل هذه المشكلة العويصة، فقد قمنا بتطبيق خوارزمية محاكاة تطورية تضمنت خوارزمية القوة الموجهة (Force Directed Algorithm) في خطوة الوضع. وقد إظهرت النتائج حلولا عالية الجودة لكل من أعداد الدسر العابرة للسليكون وأطوال الأسلاك على حد السواء.

English Abstract

3-Dimensional Integrated Circuit is a new technology that overcomes many of the 2-Dimensional Integrated Circuit technology limitations especially the long interconnects delay and the large flat area. In this technology multiple dies are stacked vertically leading to a reduced flat area. This technology utilizes Through Silicon Vias (TSVs) as interconnects for nets that span multiple layers. Like any other technology, 3-Dimensional Integrated Circuit comes with its own problems and challenges especially in the physical design process. This work investigated the main challenges that are imposed on this new technology and solved two of the important physical design problems using evolutionary iterative heuristics. The first problem is the TSV minimization problem under the area balancing constraint. In this work we deployed and adapted a modified Simulating annealing algorithm and the simulated evolution algorithm to solve the TSV optimization problem. The results show that the modified Simulating annealing algorithm outperforms the standard Simulating annealing and the simulated evolution algorithm outperforms both approaches along with the Tabu search algorithm. The second problem we handled in this work is the placement problem in 3D cell design. In this problem the objective is to minimize both of the number of TSVs and the overall wirelength. To solve this hard problem, we applied a simulated evolution algorithm that incorporates the force directed algorithm in its allocation step; the results show high quality solutions in term of the TSV Count and the total Wirelength.



Item Type:Thesis (Masters)
Subjects:Computer
Engineering
Divisions:College Of Computer Sciences and Engineering > Computer Engineering Dept
Committee Advisor:Sait, Sadiq
Committee Members:Amin​ ​, Alaaeldin and Selim, Shokri
ID Code:139502
Deposited By:MOHAMMED AHMAD KHALIL (g201203000)
Deposited On:29 Mar 2015 09:09
Last Modified:29 Mar 2015 09:09

Repository Staff Only: item control page