KFUPM ePrints

Multithreaded Processor Core Optimized for Parallel Thread Execution

l Multithreaded Processor Core Optimized for Parallel Thread Execution. Masters thesis, King Fahd University of Petroleum and Minerals.

[img]PDF
1276Kb

Arabic Abstract

لقد استغل معماريّو الحاسب الآلي التطوّر المتسارع في تقنية الدوائر المتكاملة عالية الكثافة (VLSI) و المتمثل في زيادة عدد الترانزستورات على الرقاقة الإلكترونية الواحدة في تطوير معالجات أكثر تعقيدا ً و أكثر فعاليّةً مثل معالج (Superscalar) الذي يعتمد على وجود تعليمات متوازية (ILP) في البرامج لكي يتسنّى له معالجة أكثر من تعليمة في آن واحد. بعض التطبيقات كمعالجة الرسوم و الحسابات العلمية هي تطبيقات كثيرة الإنتاجيّة حيث تحتوي على كمية هائلة من التوازي. إنّ المزايا المعقدة كالتنبأ بالتفرّع و إصدار أكثر من أمر معاً و التنفيذ غير المرتّب و الموجودة في العديد من المعالجات مثل (Superscalar) غيرضرورية لهذه التطبيقات. لذا فإن هذه التطبيقات تحتاج إلى معالجات خاصة تصمّم خصصيصا لها. هذه المعالجات الخاصة يجب أن تكون معالجات من نوع تعليمة واحدة و عدة نياسب (SIMT) و الذي يقتضي إصدار تعليمة واحدة و تنفيذها لعدة نياسب بالتعاقب. إنني أقترح في هذا البحث نواة معالج تسمّى (PAR) و المبنية على مجموعة التعليمات (PAR ISA) التي اقترحها الدكتور مدوّر. تعتبر نواة المعالج (PAR) من نوع (SIMT) و تقوم باستلام العبء من الإجرائية الرئيسية على شكل رزمة تسمّى (PAR Packet) حيث تقوم النّواة (PAR) بتنفيذ البرنامج المرتبط بهذه الرزمة لعدد معيّن من النياسب يتم تحديده في الرزمة (PAR Packet). لقد أظهرت نتائج المحاكاة أن النواة (PAR) نواة عالية الإنتاجية و عالية الاستفادة من مصادر العتاد المادي الموجودة. لقد كانت نسبة الاستفادة من العتاديات المادية 100% في أحسن الأحوال و كان الحد الأقصى لعدد التعليمات التي يتم تنفيذها في الدورة الزمنية الواحدة 2.75 تعليمة/الدورة عندما كانت النواة تحتوي على أربعة نياسب. بالإضافة إلى ذلك، أظهرت نتائج المحاكاة أن هذا النوع من العمارة تتضاعف إنتاجيته بتضاعف مصادر العتاد المادي حيث تم زيادة حجم النواة إلى 64 قناة معالجة فكان التسريع خطياً و كان عدد التعليمات التي يتم تنفيذها في الدورة الواحدة 174.26 تعليمة.

English Abstract

The accelerating improvements in VLSI technology allow adding more and more transistors on a single chip. This has been exploited by computer architects to develop more complex and more efficient processors like superscalar which exploits the instruction level parallelism (ILP) in the applications to handle multiple instructions simultaneously. Some applications like graphics processing and scientific computing are throughput applications and they have a lot of data level parallelism. The complex features such as aggressive branch prediction, multiple instructions issue and out of order execution that exist in many processors like superscalar are not needed for these computing areas. Special purpose processors should be designed for these applications. These processors should be single instruction multiple threads (SIMT) processors such that when an instruction is issued, it is executed for multiple independent threads sequentially. In this research, I am proposing a processor core called PAR core which is based on the PAR instruction set architecture (PAR ISA) proposed by Dr. Mudawar. PAR core is an SIMT core that receives the workload from the master process in a format called PAR packet which orders the PAR core to execute the same sequence of instructions for a given number of threads specified by the PAR packet. The simulation results showed that the PAR core has high throughput and high utilization of the hardware resources. The maximum hardware utilization is 100% and the maximum IPC gained is 2.75 instructions/ cycle for a 4-way multithreaded PAR core. Besides that, the simulation results showed that this architecture is completely scalable which means replicating the processing lanes will replicate the throughput. PAR core has been scaled up to 64 processing lanes and the speedup is linear and the maximum IPC is 174.26 instructions/ cycle.



Item Type:Thesis (Masters)
Subjects:Computer
Divisions:College Of Computer Sciences and Engineering > Computer Engineering Dept
Committee Advisor:Mudawar , Dr. Muhamed
Committee Members:El-Maleh , Dr. Aiman and Bouhraoua , Dr. Abdelhafid
ID Code:138479
Deposited By:Ayman Hroub (g200901930)
Deposited On:16 Jul 2011 08:40
Last Modified:24 Nov 2014 10:44

Repository Staff Only: item control page