KFUPM ePrints

Transistor-Level Defect-Tolerant Techniques for Reliable Design at the Nanoscale

Khan, Farhan (2009) Transistor-Level Defect-Tolerant Techniques for Reliable Design at the Nanoscale. Masters thesis, King Fahd University of Petroleum and Minerals.

[img]PDF (Master's Thesis Computer Engineering Department June 2009)
Restricted to Registered users only until 27 September 2009.

2186Kb

Arabic Abstract

توفر أنظمة إليكترونيات النانو بديلاً جذاباً لتقنية المستخدمة في هذه الأيام ، فمن المقدر أن إلكترونيات النانو يمكن أن تحقق درجات عالية من الكثافة (مليار ترانزستور لكل سنتيمتر مربع) وتعمل على ترددات عالية جداً. بهذه الكثافة العالية تملك تقنية النانو المقدرة لتطوير مستوى تكامل الدوائر الالكترونية إلى أعلى المستويات. الكترونيات النانو أجهزة مثل الكربون نانوتيوب وأسلاك السليكون المتناهية الصغر وخلايا نقطة الكم قد تم بالفعل توضيح البرهنة على عملهم بنجاح من قبل الباحثين. هذه الأجهزة عادة ما تكون مصنوعة من أسفل إلى أعلى باستخدام تقنية التصنيع بالتجميع الذاتي والتي تنتج أجهزة بنسب خلل وأعطال عالية في هذه الأجهزة مقارنة بطريقة الطباعة الحجرية التقليدية في تصنيع دارات التكامل الفائق. لذلك هناك اهتمام متجدد لاستخدام دوائر إلكترونية احتياطية أو كنسخ إضافية لحجب أخطاء تلك الدوائر في حال وجودها مما يزيد من فعالية وموثوقية مكونات الكترونيات النانو. في هذه الأطروحة ، نقدم تحقيقاً مفصلاً لتقنية احتمال العيوب التصنيعية على مستوى الترانزستور والتي تم عرضها مؤخراً. هذه التقنية تقوم باستبدال كل ترانزستور بـتشكيلة أو بنية مكونة من (ن2) من الترانزستورات بحسب مستوى السماحية للعيوب المطلوبة بحيث تكون (ن = 2 ، 3 ، 4 ، ...ك) ، هذه الترانزستورات الإضافية تضمن تغلب الدائرة الاكترونية على جميع العيوب الدائمة فيها بتعددية تكون فيها عدد تلك العيوب أقل أو تساوي (ن-1) المختارة في كل بنية واحدة من الترانزستورات. التحليل النظري والتجريبي لاحتمال العيوب عندما يكون هذا العيب عالقاً كدائرة فتح أو عالقاً كدائرة غلق لتشكيلات الترانزستورات الرباعية (ن = 2) قد تم تمديده للتشكيلات التساعية (ن = 3) في هذه الرسالة ، كذلك تمت مقارنة احتمالية العيوب لتشكيلات الترانزستورات (ن = 2 ، 3) بتلك التقليدية مثل التكرار الثلاثي المتشابك والدوائر المنطقية الرباعية. عن طريق إجراء التجارب ، يتبين أن التركيبات التي في مقدورها احتمال وجود عيوب على مستوى الترانزيستور أو مستوى البوابات المنطقية أدت إلى تحسين مستوى موثوقية الدوائر الإلكترونية بشكل ملحوظ وملفت ، لهذا فإنه تم بحث وتحقيق القيام بدمج تقنية الوحدات الثلاثية مع تنفيذ بوابة الغالبية بين الإشارات الرقمية بتقنية (ن2) للحصول على موثوقية أعلى للدوائر الرقمية. واحد من التطبيقات المستخدمة لتشكيلات (ن2) من الترانزستورات هو معالجة الأخطاء الخافتة تم البحث فيه و تم تقديم طريقة جديدة استناداً على تقنية الترانزستور الرباعية المقترحة في هذه الأطروحة ، أخيراً تقدم الأطروحة تحقيقاً على استخدام تقنيات احتمال العيوب للدوائر المنطقية في شبكة الخطوط المستعرضة و مصفوفة البوابات المنطقية القابلة للبرمجة. الكلمات الرئيسية : احتمال العيوب ، المنطق الرباعي ، بنية الترانزستورات الرباعية ، الوحدات الثلاثية المتكررة ، التكرار الثلاثي المتشابك ، الوحدات الرباعية المتكررة ، شبكة الخطوط المستعرضة المقاومة للعيوب ، مصفوفة البوابات المنطقية القابلة للبرمجة المقاومة للعيوب

English Abstract

Nanoelectronics based systems offer an attractive alternative for present day CMOS technology. It is estimated that nanoelectronics can achieve very high densities (billion devices per centimeter square) and operate at very high frequencies. With such high device densities, nanotechnology has the potential to take electronic circuits to the next higher level of integration. Nanoelectronic devices like carbon nanotubes (CNT), silicon nanowires (NWs) and quantum dot cells have already been demonstrated successfully by researchers. These devices are normally manufactured using bottom-up self-assembly fabrication process which results in higher defect densities in comparison to conventional lithography-based VLSI fabrication. Therefore, there is a renewed interest in using hardware redundancy to mask faulty behavior in order to increase reliability of nanoelectronic components. In this thesis, detailed investigation of a recently proposed transistor-level defect-tolerant technique for nanoelectronics is performed. The investigated technique replaces each transistor by a N2-transistor structure (N = 2, 3, .., k) and guarantees defect tolerance of all permanent defects of multiplicity ≤ (N - 1) in each transistor structure. The theoretical and experimental analysis for the defect tolerance of stuck-open and stuck-short defects for quadded-transistor structure i.e.,(N = 2) is extended for the nona-transistor structure i.e.,(N = 3). Comparison of defect tolerance of transistor structures (N = 2, 3) against other techniques like Triple Intervowen Redundancy (TIR) and Quadded Logic (QL) is carried out experimentally. It is shown that the combinations of defect tolerance at both the transistor level and gate level have significantly improved circuit defect tolerance. For this, combination of Triple Modular Redundancy (TMR) with majority gate implemented with N2-transistor structure is investigated in this thesis. Application of N2-transistor structure for handling soft errors is also investigated and a novel approach based on quadded-transistor structure is proposed. Finally, techniques for the defect tolerance of logic implemented using crossbar switches and FPGAs are also investigated. Keywords: Defect Tolerance, Quadded Logic, Quadded-Transitor structure, Triple Modular Redundancy , Triple Intervowen Redundancy, Quadded Modular Redundancy, Defect-tolerant Nanoscale Crossbars, Defect-tolerant FPGAs



Item Type:Thesis (Masters)
Date:26 September 2009
Date Type:Completion
Subjects:Engineering
Computer
Divisions:College Of Computer Sciences and Engineering > Computer Engineering Dept
Creators:Khan, Farhan
Email:farhankhan43@yahoo.com
Committee Advisor:El-Maleh, Dr. AIman H.
Committee Co-Advisor:El-Rabaa, Dr. M. E. S.
Committee Members:Sait, Dr. Sadiq M. and Gutub, Dr. Adnan A. and Bouhraoua, Dr. Abdelhafid
ID Code:136151
Deposited By:Farhan Khan
Deposited On:26 Sep 2009 14:24
Last Modified:30 Apr 2011 17:03

Repository Staff Only: item control page