KFUPM ePrints

An Efficient test-pattern relaxation technique for synchronous sequential circuits

Al-Utaibi, Khaled Abdul-Aziz (2002) An Efficient test-pattern relaxation technique for synchronous sequential circuits. Masters thesis, King Fahd University of Petroleum and Minerals.

[img]PDF
3308Kb

Arabic Abstract

إن اختبار الأنظمة المدمجة على رقاقة واحدة يتطلب تطبيق أعداد ضخمة من بيانات الاختبار التي يتم تخزينها في ذاكرة أجهزة الاختبار قبل تطبيقها على الدوائر المراد فحصها ، ولذلك فإن التعامل مع هذه الكميات الضخمة من بيانات الاختبار يتطلب استخدام تقنيات فعالة ، كضغط البيانات وتقليصها ، وذلك لتقليص وقت الاختبار وكمية الذاكرة المطلوبة لفحص الدوائر ، والملاحظ أن بعض تقنيات ضغط"تقليص البيانات تتطلب أن تكون بيانات الاختبار محددة جزئياً ، بينما يمكن للبعض الآخر من هذه التقنيات الاستفادة من بيانات الاختبار المحددة جزئياً من خلال تحديد هذه البيانات بما يزيد من فاعلية عملية الضغط أو التقليص . تقتضي الطرق التقليدية لاستخلاص بيانات الاختبار المحددة جزئياً ؛ تحويل قيمة كل وحدة من بيانات الاختبار إلى قيمة غير محددة ، ومن ثم اختبار الدائرة لمعرفة تأثير الوحدة المعدلة على عدد الأخطاء المكتشفة ، وبناء على نتيجة الاختبار تحتفظ الوحدات التي لم تؤثر على عدد الأخطاء المكتشفة بالقيم غير المحددة ، بينما تستعيد الوحدات التي أثرت على عدد الأخطاء المكتشفة قيمها الأصلية . في هذه الأطروحة نقدم تقنية جديدة لاستخلاص بيانات الاختبار المحددة جزئياً للدوائر المتسلسلة . التقنية المقترحة تتفوق على الطرق التقليدية في عامل الوقت الذي تتطلبه عملية استخلاص البيانات المحددة جزئياً .

English Abstract

Testing systems-on-a-chip (SOC) involves applying huge amounts of test data, which is stored in the tester memory and then transferred to the circuit under test (CUT) during test application. Therefore, practical techniques, such as compression and compaction, are required to reduce the amount of test data in order to reduce both the total testing time and the memory requirements for the tester. Some of the existing compression/compaction techniques require the test data to be partially specified, while others can benefit from partially specified test sets either directly or by specifying the don't care values in these test sets in a way that improves their efficiency. On obvious way to extract the don't care values in the test sets is to test for the possibility of changing every bit in the test set to an X based on fault simulation. This is called bitwise relaxation. In this thesis, we propose a novel and efficient test relaxation technique for synchronous sequential circuits. The proposed technique is faster than the bitwise relaxation method by several orders of magnitude.



Item Type:Thesis (Masters)
Date:November 2002
Date Type:Completion
Subjects:Computer
Divisions:College Of Computer Sciences and Engineering > Computer Engineering Dept
Creators:Al-Utaibi, Khaled Abdul-Aziz
Committee Advisor:El-Maleh, Aiman H.
Committee Members:Bukhari, Alaadin A. and Al-Gahtani, Husain J.
ID Code:10432
Deposited By:KFUPM ePrints Admin
Deposited On:22 Jun 2008 17:04
Last Modified:30 Apr 2011 15:30

Repository Staff Only: item control page