KFUPM ePrints

A Two-dimensional geometric-shapes-based compression scheme for deterministic testing of systems-on-a-chip

Khan, Esam Ali Hasan (2001) A Two-dimensional geometric-shapes-based compression scheme for deterministic testing of systems-on-a-chip. Masters thesis, King Fahd University of Petroleum and Minerals.

[img]
Preview
PDF
4Mb

Arabic Abstract

زيادة التعقيد في الشرائح الحاوية لأنظمة متكاملة والذي يتطلب زيادة حجم بيانات الاختبارات الخاصة بهذه الشرائح يجعل الحاجة إلى تقليل حجم هذه البيانات أمراً مهماً . في هذه الرسالة ، نقدم طريقة جديدة وفعالة لضغط بيانات اختبارات الشرائح الحاوية لأنظمة متكاملة بدون فقد أي معلومات باستخدام الأشكال الهندسية الأساسية ثنائية الأبعاد . هذه الطريقة تعتمد على إعادة ترتيب متجهات الاختبار بهدف التقليل من الأشكال اللازمة لترميز البيانات . وبعد ترتيب المتجهات ، تقسم البيانات إلى قوالب متساوية الحجم ويطبق خوارزم الترميز على القوالب كلاً على حدة . ولاختبار شريحة ما ، تنقل البيانات مرمّزةً من جهاز الاختبار إلى داخل الشريحة حيث يتم فك رموز البيانات . يمكن فك رموز البيانات باستخدام برنامج أو جهاز خاص . لاستخدام برنامج لفك الرموز ، يجب توفر معالج داخل الشريحة ليقوم بتنفيذ البرنامج . وإذا لم يكن هذا المعالج متوفراً ، فيمكن تصميم جهاز خاص لفك الرموز . وفي كلتا الحالتين ، يحتاج فك الرموز إلى كمية من الذاكرة المؤقتة لتخزين قطعة من القوالب التي تم فك رموزها . في هذه الرسالة ، تم تنفيذ كلتا الطريقتين السابقتين لفك رموز البيانات . نتائج التجارب على الدوائر القياسية (ISCAS85 & ISCAS89) أظهرت فعالية الطريقة المقترحة في الحصول على نسبة ضغط عالية جداً . وتعتبر نسبة الضغط الناتجة عن الطريقة المقترحة هي الأفضل بين أحدث الطرق المقترحة سابقاً .

English Abstract

The increasing complexity of systlems-on-a-chip with the accompanied increase in their test data size has made the need for test data reduction imperative. In this thesis, we introduce a novel and very efficient lossless compression technique for testing systems-on-a-chip based on two-dimensional geometric shapes. The technique is based on reordering test vectors to minimize the number of shapes needed to encode the test data. Then, the test set is partitioned into equal size blocks and each block is encoded independently. To test a chip, the encoded data is transferred from the tester to the chip-under-test and ecoded there. The decoder can be implemented in software or in hardware. For software decoder, there must be an embedded processor where the decoding algorithm is executed. If this processor is not available, an additional hardware may be added to perform the decoding process. Both solutions need some amount of temporary memory to store a segment of decoded blocks. In this thesis, we have implemented the decoder in both software and hardware. The experimental results on ISCAS85 & ISCAS89 benchmark circuits showed the effectiveness of the proposed scheme in achieving very high compression ration for most of the circuits. The achieved compression ratio is significantly higher than those obtained by most recently proposed schemes in the literature.



Item Type:Thesis (Masters)
Date:June 2001
Date Type:Completion
Subjects:Computer
Divisions:College Of Computer Sciences and Engineering > Computer Engineering Dept
Creators:Khan, Esam Ali Hasan
Committee Advisor:El-Maleh, Aiman H.
Committee Members:Abd-El-Barr, Mostafa and Bukhari, Alaadin A.
ID Code:10074
Deposited By:KFUPM ePrints Admin
Deposited On:22 Jun 2008 16:55
Last Modified:25 Apr 2011 09:58

Repository Staff Only: item control page